| 标题 | 基于FPGA的雷达信号处理板设计与实现 |
| 范文 | 林琳 摘 要： 基于CPCI总线， 使用FPGA实现了雷达信号处理板的设计与实现。实现数字下变频，大时宽带宽积数字脉冲压缩以及FFT等通用雷达信号处理功能。最后给出了数字下变频和大时宽带宽积数字脉冲压缩在某雷达系统中的测试结果，测试结果满足系统要求。 关键词：DDS； FPGA； 脉冲压缩； 雷达信号处理 中图分类号： TN958.3?34 文献标识码： A 文章编号： 1004?373X（2014）11?0051?06 Abstract： Based on CPCI bus， a radar signal processing board was designed and implemented with FPGA， which can be used to accomplish the general functions for radar signal processing like DDC， pulse compression of large time?bandwidth pro?duct signals in time?domain and FFT. At last， DDC and the pulse compression of large time?bandwidth product signals in time?domain are realized according to the requirements of some radar signal processing systems. The test results prove the effectiveness of the system. Keywords： DDS； FPGA； pulse compression； radar signal processing 0 引 言 雷达系统需要对海量数据进行并行、实时处理，设计雷达信号处理板需要考虑三个方面的问题：数据并行实时处理、数据传输总线选择和多通道处理。 实现数据实时并行处理的关键在于信号处理器的选择。选用信号处理器必须兼顾数据处理的复杂性和实时性要求。高端的FPGA已经具备了对信号进行高密度，大规模并行处理能力，加上在高速并行处理上的优势，FPGA已经成为解决高实时大运算量信号处理的重要手段。 CPCI总线是以PCI电气规范为标准的高性能工业用总线标准， 基于CPCI总线标准，通过FPGA的高速实时并行处理能力，设计多通道通用雷达信号处理板。 1 系统方案概述 根据雷达信号处理板设计的要求，总体框图如图1所示。 系统主要由AD6654前端高速采集、D/A高速实时回放、FPGA数字信号处理以及CPCI总线组成。八路模拟信号通过AD6645前端采集通道送到4片FPGA中进行数字信号处理；控制信号通过CPCI与FPGA完成交互。4片FPGA进行信号处理的结果也可以直接通过CPCI接口送到主机上进行后续分析和处理。也可以通过两路D/A对数据进行实时观察和分析。 2 系统硬件实现 2.1 电源和时钟设计 电源分配网络的设计在电路设计过程中占有十分重要的地位，下面从电源芯片选择、电源噪声过滤和FPGA锁相环电源设计三个方面来阐述电源分配网络的设计。 通用信号处理板需要提供数字5 V，3.3 V，1.1 V，2.5 V和模拟5 V这5种幅值的电压。其中，1.1 V给4片FPGA（EP3SE110F1152C4）内核提供电压；2.5 V给FPGA的差分I/O提供电压；3.3 V给FPGA的I/O，AD6645，AD9764提供电压；模拟5 V给AD6645，AD9764提供电压。 CPCI的底板可以提供3.3 V，5 V，+12 V和-12 V这4种电压，12 V，-12 V的电源插针只有一根，只能为每块板卡提供500 mA的电流[1]。而上面所提到的1.1 V，2.5 V这2种电压不能直接通过工控机的底板得到，需要通过电源转换模块进行转化才能得到。 LT1764A系列电源芯片是低噪声，线性低压降型电源转换芯片，可以提供最大3 A的电流，可以固定输出1.5 V，1.8 V，2.5 V，3.3 V电压。 TPS75933也是线性低压降型电源转换芯片，可以提供最大7.5 A的电流，可以固定输出1.5 V，1.8 V，2.5 V，3.3 V电压，用来给4片EP3SE110F1152C4的普通I/O提供3.3 V电源。 TI公司的PTH05010电源模块使用开关电源芯片，5 V电压输入，可以提供15 A的输出电流，输出电压0.8～3.6 V可调节，转换效率最高可达96%。用来给4片EP3SE110F1152C4内核提供1.1 V电压。 时钟电路的设计是系统设计中一个非常重要的环节，时钟作为电路工作的基准，如果质量不高会严重影响系统的可靠性和稳定性。 综合考虑调试的方便以及系统的实际需求设计了两个时钟，一个是由晶振提供的50 MHz的内部时钟，一个是由系统提供的外部时钟。内部时钟直接送到FPGA的专用时钟输入管脚，外部时钟通过AD8561送到FPGA的专用时钟输入管脚，可以根据需要在FPGA内部进行两个时钟的选择和切换。 由于信号处理板上有8片AD6645和4片FPGA，所以采用CKV2310时钟专用芯片提供时钟，时钟电路框图如图2所示。CKV2310是一个低电压（2.4～3.6 V）供电的时钟驱动芯片，一路输入能得到十路输出，这种结构在多处理器系统中保证时钟的同步时非常有效。在每一路输出端口加33 Ω左右的匹配电阻既能保持时钟的稳定和同步又方便测试。为了保证八片AD6645的时钟相位一致，布线过程中八路时钟信号到八路AD6645走线长度一致。 2.2 A/D及D/A电路设计 本文根据系统所要求的动态范围和性能指标选用了AD公司推出的第四代宽带模/数转换器AD6645。 AD6645是一种高速、高性能的单片14位A/D转换器，标准采样率达到105 MSPS，无杂散动态范围（SFDR）为100 dB，典型的信噪比为74.5 dB。AD6645的主要特点[3]有：完整的解决方案，片内包含跟踪保持放大器和基准电压源；高分辨率（14位）和宽动态范围；高采样速率，标准采样率达到105 MSPS；模拟信号采用差分输入方式；功耗约为1.5 W，采用两组电源供电，5 V为模拟部分供电，3.3 V为数字部分供电。 A/D是连接模拟前端和数字信号处理的桥梁，其性能很大程度上决定了整个接收通道的性能。 为了达到最优的性能，AD6645采用差分时钟输入。A/D时钟电路的设计[4]如图3所示，时钟信号通过变压器交流耦合到时钟输入引脚 ，变压器次级有两只反向相接的肖特基二极管，以便使时钟信号幅度限制在峰峰值0.8 V以内，避免过大电压摆幅的时钟信号通过反馈作用到AD6645的其他接口，还可以限制输入到[ENCODE]的噪声。 由于采样精度受到时钟性能的影响，为了尽可能地降低可能受到的电磁干扰以及降低对其他电路的干扰，在整个模拟部分下面进行了大面积的铺铜接地[5]。 AD6645的模拟输入信号是差分接口[6]，因为采用差分输入可以很好地抑制偶次谐波，提高电路的性能。对由电源和地引入的寄生噪声以及本振反馈引入的共模信号也有很强的抑制作用。 变压器耦合模拟输入电路图如图4所示。模拟信号通过变压器ADT4-1WT交流耦合到输入引脚[AIN，][AIN]上。AD6645的模拟输入电压被偏置到2.4 V，在电路内部每个模拟输入通过500 Ω电阻连接到2.4 V偏置电压和差分缓冲器。[R2]和[R3]是用来隔离变压器和AD6645的，这样可以限制从AD6645反馈到变压器次级的动态电流量。AD6645允许输入的峰峰值为2.2 V，通过调整[R2，][R3]和[R4]来调节模拟输入信号的大小。在本设计中，[R1]为62 Ω，[R2]和[R3]为220 Ω，[R4]为1 000 Ω，实现了输入信号的阻抗匹配。 为了能够实时方便的检测信号处理结果的正确性，在电路设计中对信号处理的结果进行了D/A变换，能实时方便的监测数字信号处理的结果，方便测试和验证。 本文采用了AD公司的AD9764，AD9764是14 b的最高工作在125 MSPS的高速器件。同时在D/A处理后加入了运放器件，对D/A电路的输出信号放大。D/A电路测试框图如图5所示。在FPGA内设计多路选择器（MUX）电路，使用外部开关作为MUX的选择地址控制器，完成使用D/A电路检测不同通道雷达信号处理结果的任务。 2.3 测试和加载设计 由于通用信号处理板上的元件密度非常大，如何有效的测试一些关键信号成为设计的一个难题。可测性手段如下：针对关键信号预留相应的测试点；通过JTAG接口完成测试和验证。 JTAG作为一种标准的测试规范，可以通过JTAG口使用FPGA内嵌的逻辑分析仪SignalTap Ⅱ来进行测试，它具有以下特点： （1） SignalTap Ⅱ的升级是随着Quartus Ⅱ软件版本的升级而升级的，无需单独安装，安装Quartus Ⅱ软件后，就可以方便的使用SignalTap Ⅱ的功能。 （2） SignalTap Ⅱ工具使用JTAG口对FPGA芯片内部数据进行获取，无需添加其他接口。 （3） SignalTap Ⅱ对数据的采样速率最高可达到200 MHz，可以满足设计在FPGA中的使用要求。 （4） SignalTap Ⅱ支持高级触发功能，这在复杂信号测试中非常有用。 3 信号处理功能实现 3.1 数字下变频设计 随着高速A/D器件的发展以及中频正交采样理论的出现，中频直接数字正交检波已经成为雷达信号处理系统中主流的信号解调方法。数字中频正交采样很好地解决了I、Q两路信号幅度不一致和相位正交误差，镜频抑制比得到了极大的提高，可以后续数字信号处理提供了高质量的信号。 数字下变频的作用是将高速率信号变成低速率基带信号，以便于做进一步的信号处理。典型的数字下变频采用乘法器和NCO实现，其方法的缺点在于抽取在低通滤波后进行，大量运算结果被浪费，运算效率低。 因此，本文提出一种基于多相结构的高效宽带数字下变频结构，其原理框图如图6所示。 具体实现为，2倍抽取在A/D内通过DMUX完成。然后由符号转换将输入信号正负交替输出，利用加法器实现，加减可以控制。需要输出原数据时，加减控制设为加法；需要输出反相数据时，则将加减控制设为减法，输出数据为零减去原数据。FPGA实现如图7所示。 3.2 脉冲压缩设计 脉冲压缩雷达采用宽脉冲发射以提高发射的平均功率，保证足够大的作用距离；而接收时采用相应的脉冲压缩算法获得窄脉冲，以提高距离分辨率，解决了雷达作用距离与距离分辨率之间的矛盾。 脉冲压缩的时域处理即雷达回波序列与匹配滤波器的系数序列做复数卷积运算，通常用FIR滤波器来实现。因此实现大时宽带宽积的数字脉冲压缩的关键在于FIR滤波器的设计，而在FPGA中实现FIR滤波器的制约在于乘法器的数量。对于脉冲压缩系统而言，其匹配滤波器系数均可设计成对称形式，通过使用对称结构的FIR滤波器结构，在数据和系数相乘之前，完成数据的相加，乘法的运算量减少[N2]次，可以节省乘法器资源。 虽然采用系数对称的FIR滤波器结构可以节省一半的乘法器资源，但由于FPGA的乘法器资源有限，可以考虑只用一个乘法器，对其进行时分复用，即速率换面积的思想。采用时分复用的思想，在设计滤波器时可以根据实际情况灵活地选择乘法器的复用次数[N]和采样频率。从上次加法运算结束到这次加法运算开始的一个数据时钟周期的时间间隔内，乘法器应完成[N]次乘法运算，每次乘法运算占用一个乘法时钟周期，[N]次乘法运算也就是实现了一次卷积运算，这样就只需要一个乘法器，其时序关系如图8所示。 时分复用的次数[N]要根据FPGA的速度等级以及数据的采样频率来决定，在这里令乘法器的复用次数为40，这样通过时分复用技术，乘法器的数量只需原来的[140。]利用PLL的倍频功能，生成40倍数据采样频率的时钟作为乘法器的运算时钟。把每40阶作为1个乘累加单元，本文设计了1 440阶的通用的FIR滤波器用来实现大时宽带宽积信号的脉冲压缩，共分为36个乘累加单元，分别处理，最后对各单元结果求和。每个单元使用两个40选1的选择器，一个选择参与运算的数据，另一个选择相应的匹配系数，数据和系数同时送到乘法器内，完成运算后，送到累加器中，每完成40次乘法，锁存累加结果，各级的累加结果相加，得到最终的脉压结果。实现框图如图9所示。 3.3 FFT设计 当前主流FPGA均已经实现了通用信号处理算法的IP核，因此可以使用IP core来提高设计性能[7]；降低产品开发成本；缩短设计周期；设计灵活性强；仿真方便。 图10主要是进行IP核参数设置，主要选择器件的系列和FFT的点数以及输入数据和旋转因子的精度[8]，需要注意的是数据的精度必须大于等于旋转因子的精度。在这里，器件系列选择的是Stratix Ⅲ，FFT点数为1 024，数据和旋转因子的精度都为14位。 图11主要进行IP核结构配置，主要配置FFT的Engine个数和输入输出流的相关配置。从图中可以得知，当选择Streaming的时候Engine块设置不可修改，默认为Quad Output。Streaming格式表示输入输出的序列是连续的数据流。 图12是IP核实现选项，主要设置FFT核实现的资源配置。Structure项有4Mults/2Adders和3Mults/5Adders两个选项，用来选择复数乘法的架构，选择4Mults/2Adders，器件会更多的使用内部的DSP资源，LE资源的使用量最少。Twiddle ROM Distribution选项用来选择存放旋转因子的ROM空间。 在这些参数配置完成之后，设置仿真，用来生成仿真的模型以及用于第三方工具的网表。为了验证FFT功能，在ROM中存入频率为5 MHz，14位量化，1 024点的正弦波信号，通过控制信号进行循环输出，1 024点FFT在SignalTap Ⅱ中的实测结果如图13所示。从图13中可以得知Source_error为0，FFT运算没有错误；Source_exp为-11说明得到的FFT结果相对实际的FFT结果缩小了[211]即2 048倍。采样频率为40 MHz，FFT结果相对数据延时2 109点即[2 10940=]52.725 μs输出。 4 系统测试 本文根据某雷达系统的具体要求进行了程序设计，在雷达信号处理板上实现了数字下变频和大时宽带宽积数字脉冲压缩[9]，并给出了测试结果。 4.1 数字下变频测试结果 以线性调频信号作为输入信号，经过数字下变频，得到I、Q两路基带信号分别送到D/A中进行数模变换，通过示波器观察波形。图14与图15分别是数字下变频后的I路信号和数字下变频后的Q路信号。从图中可以观察到I、Q两路信号的幅度基本一致。 以雷达回波模拟器的线性调频信号作为输入信号，A/D采样后的数据经过数字下变频，得到I、Q两路基带信号[10]，把数字下变频后的I、Q两路基带信号输出到测试端口上，通过逻辑分析仪采集数据，在Matlab中进行计算可以得到数字下变频电路的镜频抑制比。图16为数字下变频后信号的镜频抑制比，在整个信号带宽内，其镜频抑制比都大于70 dB。 4.2 大时宽带宽积数字脉冲压缩的测试结果 图17是线性调频信号（BT=1 028）作为输入信号，经过脉冲压缩后，数据经求模以后送到D/A中通过示波器观测到的脉压结果。图18是非线性调频信号（BT=1 028）作为输入信号，经过脉冲压缩后，数据经求模以后送到D/A中通过示波器观测到的脉压结果。 把脉冲压缩后的I、Q两路脉压数据输出到测试端口上，通过逻辑分析仪采集数据，在Matlab中进行计算可以得到脉冲压缩的实测结果。图19和图20分别是线性调频信号（BT=1 028）和非线性调频信号（BT=1 028）的脉冲压缩实测结果。BT=1 028的线性调频信号的主副比为42.521 3 dB，BT=1 028的非线性调频信号的主副比为42.329 0 dB。 从以上的测试结果中可以得到以下结论：线性调频信号脉压输出的测试结果和仿真分析结果基本吻合，各项性能指标的测试结果和理论是一致的；非线性调频信号脉压输出的测试结果和仿真分析结果基本吻合，各项性能指标的测试结果和理论是一致的。 5 结 语 根据当今雷达信号处理发展的标准化和通用化的发展趋势，并结合CPCI总线、FPGA和电路设计等方面的专业知识，本文研究了基于FPGA的雷达信号处理板设计，针对某雷达系统的具体要求进行了程序设计，并给出了测试结果。为雷达信号处理板提供了设计参考。 参考文献 [1] 梁丽.基于FPGA的雷达信号处理系统设计[D].南京：南京理工大学，2006. [2] 王华强.基于标准总线的通用信号处理板设计[D].西安：西安电子科技大学，2006. [3] 陈妮.基于CPCI总线的通用信号处理板设计[D].西安：西安电子科技大学，2008. [4] 吴继华，王诚.Altera FPGA/CPLD设计（高级篇）[M].北京：人民邮电出版社，2005. [5] 苏涛，何学辉，吕林夏.实时信号处理系统设计[M].西安：西安电子科技大学出版社，2006. [6] Analog Devices. AD6645 data sheet [M]. USA： Analog Devi?ces， 2003. [7] Altera Corporation. Stratix III device handbook， volume 1 [M]. California， USA： Altera Corporation， 2007. [8] 白海龙.基于多FPGA和多DSP的SAR成像信号处理机设计[D].西安：西安电子科技大学，2008. [9] 丁玉美，高西全.数字信号处理[M].2版.西安：西安电子科技大学出版社，2006. [10] 尹彩铃.脉冲压缩算法研究与仿真[D].西安：西安电子科技大学，2008. 时分复用的次数[N]要根据FPGA的速度等级以及数据的采样频率来决定，在这里令乘法器的复用次数为40，这样通过时分复用技术，乘法器的数量只需原来的[140。]利用PLL的倍频功能，生成40倍数据采样频率的时钟作为乘法器的运算时钟。把每40阶作为1个乘累加单元，本文设计了1 440阶的通用的FIR滤波器用来实现大时宽带宽积信号的脉冲压缩，共分为36个乘累加单元，分别处理，最后对各单元结果求和。每个单元使用两个40选1的选择器，一个选择参与运算的数据，另一个选择相应的匹配系数，数据和系数同时送到乘法器内，完成运算后，送到累加器中，每完成40次乘法，锁存累加结果，各级的累加结果相加，得到最终的脉压结果。实现框图如图9所示。 3.3 FFT设计 当前主流FPGA均已经实现了通用信号处理算法的IP核，因此可以使用IP core来提高设计性能[7]；降低产品开发成本；缩短设计周期；设计灵活性强；仿真方便。 图10主要是进行IP核参数设置，主要选择器件的系列和FFT的点数以及输入数据和旋转因子的精度[8]，需要注意的是数据的精度必须大于等于旋转因子的精度。在这里，器件系列选择的是Stratix Ⅲ，FFT点数为1 024，数据和旋转因子的精度都为14位。 图11主要进行IP核结构配置，主要配置FFT的Engine个数和输入输出流的相关配置。从图中可以得知，当选择Streaming的时候Engine块设置不可修改，默认为Quad Output。Streaming格式表示输入输出的序列是连续的数据流。 图12是IP核实现选项，主要设置FFT核实现的资源配置。Structure项有4Mults/2Adders和3Mults/5Adders两个选项，用来选择复数乘法的架构，选择4Mults/2Adders，器件会更多的使用内部的DSP资源，LE资源的使用量最少。Twiddle ROM Distribution选项用来选择存放旋转因子的ROM空间。 在这些参数配置完成之后，设置仿真，用来生成仿真的模型以及用于第三方工具的网表。为了验证FFT功能，在ROM中存入频率为5 MHz，14位量化，1 024点的正弦波信号，通过控制信号进行循环输出，1 024点FFT在SignalTap Ⅱ中的实测结果如图13所示。从图13中可以得知Source_error为0，FFT运算没有错误；Source_exp为-11说明得到的FFT结果相对实际的FFT结果缩小了[211]即2 048倍。采样频率为40 MHz，FFT结果相对数据延时2 109点即[2 10940=]52.725 μs输出。 4 系统测试 本文根据某雷达系统的具体要求进行了程序设计，在雷达信号处理板上实现了数字下变频和大时宽带宽积数字脉冲压缩[9]，并给出了测试结果。 4.1 数字下变频测试结果 以线性调频信号作为输入信号，经过数字下变频，得到I、Q两路基带信号分别送到D/A中进行数模变换，通过示波器观察波形。图14与图15分别是数字下变频后的I路信号和数字下变频后的Q路信号。从图中可以观察到I、Q两路信号的幅度基本一致。 以雷达回波模拟器的线性调频信号作为输入信号，A/D采样后的数据经过数字下变频，得到I、Q两路基带信号[10]，把数字下变频后的I、Q两路基带信号输出到测试端口上，通过逻辑分析仪采集数据，在Matlab中进行计算可以得到数字下变频电路的镜频抑制比。图16为数字下变频后信号的镜频抑制比，在整个信号带宽内，其镜频抑制比都大于70 dB。 4.2 大时宽带宽积数字脉冲压缩的测试结果 图17是线性调频信号（BT=1 028）作为输入信号，经过脉冲压缩后，数据经求模以后送到D/A中通过示波器观测到的脉压结果。图18是非线性调频信号（BT=1 028）作为输入信号，经过脉冲压缩后，数据经求模以后送到D/A中通过示波器观测到的脉压结果。 把脉冲压缩后的I、Q两路脉压数据输出到测试端口上，通过逻辑分析仪采集数据，在Matlab中进行计算可以得到脉冲压缩的实测结果。图19和图20分别是线性调频信号（BT=1 028）和非线性调频信号（BT=1 028）的脉冲压缩实测结果。BT=1 028的线性调频信号的主副比为42.521 3 dB，BT=1 028的非线性调频信号的主副比为42.329 0 dB。 从以上的测试结果中可以得到以下结论：线性调频信号脉压输出的测试结果和仿真分析结果基本吻合，各项性能指标的测试结果和理论是一致的；非线性调频信号脉压输出的测试结果和仿真分析结果基本吻合，各项性能指标的测试结果和理论是一致的。 5 结 语 根据当今雷达信号处理发展的标准化和通用化的发展趋势，并结合CPCI总线、FPGA和电路设计等方面的专业知识，本文研究了基于FPGA的雷达信号处理板设计，针对某雷达系统的具体要求进行了程序设计，并给出了测试结果。为雷达信号处理板提供了设计参考。 参考文献 [1] 梁丽.基于FPGA的雷达信号处理系统设计[D].南京：南京理工大学，2006. [2] 王华强.基于标准总线的通用信号处理板设计[D].西安：西安电子科技大学，2006. [3] 陈妮.基于CPCI总线的通用信号处理板设计[D].西安：西安电子科技大学，2008. [4] 吴继华，王诚.Altera FPGA/CPLD设计（高级篇）[M].北京：人民邮电出版社，2005. [5] 苏涛，何学辉，吕林夏.实时信号处理系统设计[M].西安：西安电子科技大学出版社，2006. [6] Analog Devices. AD6645 data sheet [M]. USA： Analog Devi?ces， 2003. [7] Altera Corporation. Stratix III device handbook， volume 1 [M]. California， USA： Altera Corporation， 2007. [8] 白海龙.基于多FPGA和多DSP的SAR成像信号处理机设计[D].西安：西安电子科技大学，2008. [9] 丁玉美，高西全.数字信号处理[M].2版.西安：西安电子科技大学出版社，2006. [10] 尹彩铃.脉冲压缩算法研究与仿真[D].西安：西安电子科技大学，2008. 时分复用的次数[N]要根据FPGA的速度等级以及数据的采样频率来决定，在这里令乘法器的复用次数为40，这样通过时分复用技术，乘法器的数量只需原来的[140。]利用PLL的倍频功能，生成40倍数据采样频率的时钟作为乘法器的运算时钟。把每40阶作为1个乘累加单元，本文设计了1 440阶的通用的FIR滤波器用来实现大时宽带宽积信号的脉冲压缩，共分为36个乘累加单元，分别处理，最后对各单元结果求和。每个单元使用两个40选1的选择器，一个选择参与运算的数据，另一个选择相应的匹配系数，数据和系数同时送到乘法器内，完成运算后，送到累加器中，每完成40次乘法，锁存累加结果，各级的累加结果相加，得到最终的脉压结果。实现框图如图9所示。 3.3 FFT设计 当前主流FPGA均已经实现了通用信号处理算法的IP核，因此可以使用IP core来提高设计性能[7]；降低产品开发成本；缩短设计周期；设计灵活性强；仿真方便。 图10主要是进行IP核参数设置，主要选择器件的系列和FFT的点数以及输入数据和旋转因子的精度[8]，需要注意的是数据的精度必须大于等于旋转因子的精度。在这里，器件系列选择的是Stratix Ⅲ，FFT点数为1 024，数据和旋转因子的精度都为14位。 图11主要进行IP核结构配置，主要配置FFT的Engine个数和输入输出流的相关配置。从图中可以得知，当选择Streaming的时候Engine块设置不可修改，默认为Quad Output。Streaming格式表示输入输出的序列是连续的数据流。 图12是IP核实现选项，主要设置FFT核实现的资源配置。Structure项有4Mults/2Adders和3Mults/5Adders两个选项，用来选择复数乘法的架构，选择4Mults/2Adders，器件会更多的使用内部的DSP资源，LE资源的使用量最少。Twiddle ROM Distribution选项用来选择存放旋转因子的ROM空间。 在这些参数配置完成之后，设置仿真，用来生成仿真的模型以及用于第三方工具的网表。为了验证FFT功能，在ROM中存入频率为5 MHz，14位量化，1 024点的正弦波信号，通过控制信号进行循环输出，1 024点FFT在SignalTap Ⅱ中的实测结果如图13所示。从图13中可以得知Source_error为0，FFT运算没有错误；Source_exp为-11说明得到的FFT结果相对实际的FFT结果缩小了[211]即2 048倍。采样频率为40 MHz，FFT结果相对数据延时2 109点即[2 10940=]52.725 μs输出。 4 系统测试 本文根据某雷达系统的具体要求进行了程序设计，在雷达信号处理板上实现了数字下变频和大时宽带宽积数字脉冲压缩[9]，并给出了测试结果。 4.1 数字下变频测试结果 以线性调频信号作为输入信号，经过数字下变频，得到I、Q两路基带信号分别送到D/A中进行数模变换，通过示波器观察波形。图14与图15分别是数字下变频后的I路信号和数字下变频后的Q路信号。从图中可以观察到I、Q两路信号的幅度基本一致。 以雷达回波模拟器的线性调频信号作为输入信号，A/D采样后的数据经过数字下变频，得到I、Q两路基带信号[10]，把数字下变频后的I、Q两路基带信号输出到测试端口上，通过逻辑分析仪采集数据，在Matlab中进行计算可以得到数字下变频电路的镜频抑制比。图16为数字下变频后信号的镜频抑制比，在整个信号带宽内，其镜频抑制比都大于70 dB。 4.2 大时宽带宽积数字脉冲压缩的测试结果 图17是线性调频信号（BT=1 028）作为输入信号，经过脉冲压缩后，数据经求模以后送到D/A中通过示波器观测到的脉压结果。图18是非线性调频信号（BT=1 028）作为输入信号，经过脉冲压缩后，数据经求模以后送到D/A中通过示波器观测到的脉压结果。 把脉冲压缩后的I、Q两路脉压数据输出到测试端口上，通过逻辑分析仪采集数据，在Matlab中进行计算可以得到脉冲压缩的实测结果。图19和图20分别是线性调频信号（BT=1 028）和非线性调频信号（BT=1 028）的脉冲压缩实测结果。BT=1 028的线性调频信号的主副比为42.521 3 dB，BT=1 028的非线性调频信号的主副比为42.329 0 dB。 从以上的测试结果中可以得到以下结论：线性调频信号脉压输出的测试结果和仿真分析结果基本吻合，各项性能指标的测试结果和理论是一致的；非线性调频信号脉压输出的测试结果和仿真分析结果基本吻合，各项性能指标的测试结果和理论是一致的。 5 结 语 根据当今雷达信号处理发展的标准化和通用化的发展趋势，并结合CPCI总线、FPGA和电路设计等方面的专业知识，本文研究了基于FPGA的雷达信号处理板设计，针对某雷达系统的具体要求进行了程序设计，并给出了测试结果。为雷达信号处理板提供了设计参考。 参考文献 [1] 梁丽.基于FPGA的雷达信号处理系统设计[D].南京：南京理工大学，2006. [2] 王华强.基于标准总线的通用信号处理板设计[D].西安：西安电子科技大学，2006. [3] 陈妮.基于CPCI总线的通用信号处理板设计[D].西安：西安电子科技大学，2008. [4] 吴继华，王诚.Altera FPGA/CPLD设计（高级篇）[M].北京：人民邮电出版社，2005. [5] 苏涛，何学辉，吕林夏.实时信号处理系统设计[M].西安：西安电子科技大学出版社，2006. [6] Analog Devices. AD6645 data sheet [M]. USA： Analog Devi?ces， 2003. [7] Altera Corporation. Stratix III device handbook， volume 1 [M]. California， USA： Altera Corporation， 2007. [8] 白海龙.基于多FPGA和多DSP的SAR成像信号处理机设计[D].西安：西安电子科技大学，2008. [9] 丁玉美，高西全.数字信号处理[M].2版.西安：西安电子科技大学出版社，2006. [10] 尹彩铃.脉冲压缩算法研究与仿真[D].西安：西安电子科技大学，2008. |
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