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标题	某弹上存储装置的FLASH阵列无效块管理可靠性设计
范文	郑润 关键词： 组合块; 无效块检测; 存储矩阵; 流水线; 可靠性; FLASH 中图分类号： TN409?34; TP301 ? ? ? ? ? ? ? ? ? ? 文献标识码： A ? ? ? ? ? ? ? ? ? ?文章编号： 1004?373X（2019）01?0143?04 Abstract： Since it is difficult to manage the invalid block for FLASH chip storage， the invalid block fast detection and management method under pipeline architecture is proposed to satisfy the performance test requirements of a certain missile storage device， and realize the large?capacity and high?speed storage requirements. The block combination is carried out for the address of FLASH storage matrix， and then the invalid block of the combined storage unit is identified and processed. The lag rewriting method is used to solve the data discontinue storage caused by the unexpected invalid block in engineering application. After the test of related parameters， this method has been successfully applied to a certain missile memory. A large number of experimental results prove that the storage rate and capacity of the storage system can meet the design index， and the system works stably and reliably. Keywords： combination block; invalid block detection; storage array; pipeline; reliability; FLASH 某弹上存储器需要对发射前的状态进行存储，需存储的数据量非常大而且存储过程不能间断，存储速率不低于200 MB/s，选用具有体积小、单器件存储容量大、掉电不丢失、在较恶劣环境下工作可靠等优点的NAND FLASH芯片组成存储阵列，在双流水线的架构体系下，进行并行拓展，避免单片NAND FLASH页编程对存储时间的限制，扩大存储容量，提高存储速度[1]。阵列的无效块管理问题是高速存储的难点，若利用传统单片NAND FLASH的无效块管理方式进行工程实现，将导致存储矩阵的驱动程序复杂化，且不能发挥并行读写的存储优势[2]。 本文提出一种基于组合块的无效块管理检测机制，可以缩短无效块匹配时间，简化存储程序，还能达到多通道之间存储地址一致，提高存储速率。1 ?流水线架构体系硬件设计 利用NAND FLASH芯片使用特性，将8片芯片的数据端DQ[7：0]以及使能控制端复接到一起，以使能信号和忙闲信号进行区分，构成通道内的流水线结构，如图1所示。通过主控芯片FPGA的逻辑控制实现5个通道的流水线并行工作，构成5×8的NAND FLASH存储阵列，最终整个存储阵列达到200 MB/s的存储速度，320 GB的存储容量，完成对单路高数据的高速连续存储。2 ?无效块检测管理2.1 ?单片无效块管理存在的问题 工程中实现大容量高速存储采用存储阵列格式、流水线访问方式进行。对于5×8的NAND FLASH存储阵列，若采用传统的逐片进行无效块检测，则每个通道都需要一个8 KB的RAM来存储无效块列表，5个通道共需要40 KB的RAM，会占据FPGA资源消耗[3];并且无效块产生的地址随机，数量不定，使得通道内的流水线操作程序复杂化，同时严重影响存储速度，数据的回读同样困难[4]，而且影响回读速率。 2.2 ?組合无效块的提出 基于工程实现时的流水线架构，在传统的单片检测基础上，以单个通道作为单元进行划分，将各个通道内具有相同地址的存储空间组合起来，建立无效块查询列表，如图2所示，每个虚线框均是一个组合块。每个通道进行无效块检测时以组合块的地址进行操作，再将检测结果及时映射至RAM列表中。
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