| 标题 | 宽带信道化接收机研究与实现 |
| 范文 | 郜丽鹏, 王浩 摘 要：根据多项滤波器组理论和FFT方法提出并实现50%覆盖的均匀信道化宽带数字接收机。这种宽带数字接收机把整个采样频带划分成若干并行信道输出，使得信号全概率截获，是侦收跳频、突发以及自适应通信信号接收机的理想前端。主要应用于软件无线电的实现和电子战中。主要阐述宽带数字接收机信道化原理、软件仿真和硬件实现，并为实际工程需要设计了算法、程序和硬件平台，实现了0~100 MHz频率范围内8信道的数字信道化。 关键词：数字信道化； 多相滤波器； FPGA； FFT 中图分类号：TN95-34 文献标识码：A 文章编号：1004-373X(2011)09-0083-04 Research and Implementation on Broadband Signal Channelized Receiver GAO Li-peng, WANG Hao (Institute of Information and Communication Engineering, Harbin Engineering University, Harbin 150001, China) Abstract： The uniform channelized wideband digital receiver with 50% coverage is proposed and realized according to the multiterm filter set theory and FFT method. It is mainly applied to the realization of software radio and electronic warfare. The entire sampling band is divided into several parallel channels, which makes the signal intercepted all probability, and is the ideal front-end receiver in investigating the hopping frequency signal and adaptive communication signal. The principle of channelized wideband digital receiver, software simulation and hardware implementation are elaborated. The algorithm, procedures and hardware platform for practical engineering are designed. The 8 chanel digital reception in the frequency range of 0~100 MHz is achieved. Keywords： digital channelization; polyphase filter; FPGA; FFT 0 引 言 在现代电子战环境中，信号一般都具有密集化、复杂化的特点，而且占用的频谱越来越宽，从而对宽带数字信道化接收机准确接收信号提出了更高的要求［1］。一般的数字接收机在监视整个频段时，由于相邻信道间往往会存在盲区，有可能丢失信号，而改进后的无盲区多相滤波器的信道数与抽取倍数不再相等，信道数和抽取因子之间往往存在倍数关系。 FPGA以其自身的结构和高速的数据处理能力及大量的乘加器、存储器及逻辑单元，成为一种重要的信号处理工具，在高速数字滤波器的设计方面更有其明显的优势。 1 数字信道化原理 x［n］是经过A/D转换后的输入信号，在这个数字接收机中每个带通滤波器都源于一个原型低通滤波器h0［n］。如果h0［n］是一个长度为N的实系数因果低通滤波器h0［n］={h［0］,h［1］,…,h［N－1］}。这个低通滤波器能变换成一系列带通滤波器，第k个信道的中心频率为： ωk=2πk/K (1) hk［n］=h0［n］e琷ωkn,k=0,1,2,…,K－1 (2) k通道滤波器的频率响应为： Hk(e琷ω)=H0(e琷［ω－ωk］)=∑N－1m=0h0［m］x［n－m］e琷2πkm/K (3) 对一般的数字接收机，原型低通滤波器的长度N大于信道数K，如果N=KP,则： yk［n］=∑K－1m=0∑P－1p=0h0［m+PK］x［n－m－PK］e琷(2πkm/K) (4) 将各个信道再移到基频为： uk［n］=yk［n］e－j(2πkn/K) (5) 数字信道化处理后，频率将为原来的1/M，故可以进行M倍的抽取［2］。 v琩k［n］=uk［Mn］ (6) 数字信道化即由一个低通和若干带通滤波器组成的滤波器组，是信道化的根本，但如果A/D的采样信号直接送入各滤波器做数字滤波，则运算量很大，硬件上难以实现，故采用多相滤波的方法。先做抽取使信号速率降低，再进入多相滤波器组，具体流程如图1所示。 图1 数字信道化流程图 多项滤波器的结构一般情况下为K=FM，K为总信道数；M为每路数据的抽取倍数。让h0［n］为原型低通滤波器，该滤波器能分解成K相分量。 H0(z)=∑K－1l=0z－lEl(z琸) (7) El(z琸)=∑P－1n=0h0［nK+l］z－nK (8) 对ADC后信号经过多相滤波器组，再做离散傅里叶反变换，y琩k［n］为第k个信道的离散傅里叶反变换输出： t琩l［n］=∑P－1p=0h0［l+pK］x［Mn－l－pK］ (9) yk［n］=∑K－1l=0tl［n］e琷2πlk/K (10) IDFT的输出为： yk［n］=∑K－1l=0∑P－1p=0h0［l+pK］x［Mn－l－pK］e琷2πkl/K (11) 当F=2时： e－jπkn=1, k为even(－1)琻,k为odd (12) 则F=2时的硬件实现框图如图2所示。 图2 F=2时的数字信道化接收机实现框图 2 系统的Matlab仿真 首先要设计原型低通滤波器，Matlab是工程应用、信号处理、数学计算领域里非常实用的工具。根据相应的需要设计满足一定指标的滤波器。Matlab中的firpmord是采用最佳逼近最大最小准则的算法，该函数可以求出原型低通滤波器的阶数，指令firpm可以求出原型低通滤波器的系数［3］。若采样率fs为200 MHz，将0~fs划分为16个均匀信道，则低通滤波器的通带截止频率为6.25 MHz，阻带截止频率为12.5 MHz。相应的滤波器设计指标设计为通带增益为1，阻带增益为0，通带纹波为0.01 dB，阻带衰减为60 dB，采样率为200 MHz。 根据这些参数得到96阶的FIR滤波器，FIR滤波器特性如图3所示。 图3 FIR滤波器 由于在FPGA中的编程需要量化后的滤波器，因此得到该FIR滤波器10位量化后的特性如图4所示。 图4 10位量化后的FIR滤波器 对原型低通滤波器做16倍的抽取，2倍内插得到滤波器的多相分量。在Matlab环境仿真基于多相滤波器的数字信道化过程，结果如图5所示。 由图5可知,25.1 MHz的信号处于第2个信道，而仿真结果也说明在第2个信道的输出幅度最大，是其他信道输出的60 dB以上［4］。 图5 输入为25.1 MHz信号的仿真结果 3 信道化接收机硬件平台 3.1 硬件系统 由矢量信号源(JUNG JIN SG-1710)产生0~200 MHz的信号，经过变压器后进入A/D，输出LVDS数据和同步时钟给FPGA。通过压控振荡器，产生200 MHz的差分时钟驱动A/D。A/D转换器选取LTC2242-10,它是Linear公司推出的10位 250 MSPS,高IF采样模/数转换器，该器件提供1.2 GHz模拟输入带宽，需要2.5 V的工作电源。FPGA采用的是Altera公司的Stratix Ⅱ系列的EP2S60F484，等级为C5。压控振荡器采用A/D公司的AD9516-3，AD9516-3提供多路输出时钟分配功能，具有亚皮秒级抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)［5］。AD9516-3提供4路LVDS输出的工作频率达800 MHz，在该系统中LVDS输出200 MHz的时钟驱动A/D。系统硬件框图如图6所示。 图6 系统的硬件框图 3.2 硬件系统实现 根据多项滤波器组理论和Matlab程序仿真的结果，在FPGA内部实现宽带信号的信道化［6］。中频化的信号通过变压器经AD采集后输出差分数据。由图2数字信道化接收机实现框图可知，在0~200 MHz的范围内均匀信道化成16个信道，因此需要对数据进行16/2即8倍的抽取，又由于100~200 MHz是0~100 MHz的镜像，所以8信道是0信道的一个延迟,9信道是1信道的一个延迟，以此类推，15信道是7信道的一个延迟。所以经过抽取的数据将出现50%的覆盖，在FPGA内部的实现方法如图7所示。 图7中每个单元为10位的D触发器，第一级采用一个时钟clk8x，第二和第三级采用时钟clk1x,即为第一级时钟的8分频，时钟的分频和相位设置可以通过FPGA内部的PLL设置［7］。 图7 50%覆盖的数据抽取 根据图2，抽取到的数据需要滤波，根据多项滤波理论，抽取后的每个信道需要和原型低通滤波器的系数做卷积。由图4可知该FIR滤波器的特性，根据Matlab计算得到该滤波器的96阶系数，经过8倍抽取和2倍内插补0，生成16×12的矩阵。得到的矩阵的每一行作为相应信道的卷积系数，卷积的实现过程如图8所示。 图8 数据的FIR滤波 图8中第一级的模块为10位的D触发器，第二级为乘法器，第三级为加法器，每一级的时钟采用相同的时钟。 由于多项滤波结构的特性，每个信道卷积后需要做并行的FFT计算，所以不能使用Quartus Ⅱ自带的IP核FFT模块，因为其自带FFT模块是串行计算的，而且最小支持64点的计算［8］。 FFT的程序编写由复数乘法器和D触发器组成，这里用到16点的FFT有4级，每一级都要舍位保留一位符号位，因为无限制的保留数据位会造成FPGA的资源不够，所以不仅需要通过计算调整舍位，还要确保精度［9］。 图9和图10显示了A/D采集到的数据和信道化后的数据。 图9为矢量信号源发生器产生的在第0个信道上的正弦信号［10］，显示的是经过A/D采集后FPGA读取到的数字信号用SignalTap Ⅱ显示。 图9 A/D采集信号 图10 信道化后输出的信号 4 结 论 文中给出宽带信道化接收机在Matlab环境下的算法和精度仿真，验证了算法的可行性。并根据软件无线电思想搭建信道化接收机硬件平台，实现了宽带信号的信道化，实现了对0~100 MHz频率范围的中频信号8信道的数字信道化。根据仿真结果和实际硬件测量得到的结果，表明该信道化接收机具有良好的检测能力，也证明宽带信道化接收机的在非协作通信中的检测能力和应用意义。 参考文献 ［1］徐飞，张冠杰，陈矛.基于FPGA的一种电子战接收机信道化设计［J］.火控雷达技术，2008(1)：74-78. ［2］苏颖妍.宽带数字接收机的信道化设计［J］.电子元器件应用，2009，11(5)：55-57. ［3］姚澄，朱灿焰，杨会保.信道化技术在软件无线电接收机中的应用［J］.现代电子技术，2005，28(7)：17-19. ［4］付永庆，李裕.基于多相滤波器的信道化接收机及其应用研究［J］.信号处理，2004，20(5)：517-520. ［5］ZAHIRNIAK Daniel R，SHARPIN David L. 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