高性能直接数字式低频率合成器设计
李建伟
摘 要： 针对采用当前方法进行高性能直接数字式低频率合成器设计时，难以计算出直接数字式低频率合成器的查找表地址的宽度，存在输出频率分辨率较低、相位噪声较高的问题，提出一种基于FPGA的高性能直接数字式低频率合成器设计方法。该方法对直接数字式低频率合成器原理进行分析，得到直接数字式低频率合成器的正弦波公式，在此基础上采用进位链与流水线技术相结合的方法计算查找表地址输入的宽度，得到满足查找表内的数据长度范围，并结合相位累加器对数字式锯齿波进行输出，获取数字式锯齿波的若干相位作为ROM的地址输入，然后对输入地址进行查表以及运算处理，由此完成高性能直接数字式低频率合成器设计。实验结果表明所提方法能够有效提高直接数字式低频率合成器的频率分辨率，同时具有较强的抵抗相噪能力。
关键词： 频率转换； 低频率合成器； 锯齿波； 查找表
中图分类号： TN74?34 文献标识码： A 文章编号： 1004?373X（2017）19?0010?04
Design of high?performance direct digital low?frequency synthesizer
LI Jianwei
（Department of Electronic Information and Physics， Changzhi University， Changzhi 046000， China）
Abstract： The current method used to design the high?performance direct digital low?frequency synthesizer is difficult to calculate the address width of the lookup table of the direct digital low?frequency synthesizer， which has low resolution of output frequency and high phase noise. Therefore， a design method of high?performance direct digital low?frequency synthesizer based on FPGA is proposed. The principle of the direct digital low?frequency synthesizer is analyzed to obtain the sine wave formula of the synthesizer. On this basis， the method combining the carry chain with pipelining technology is used to calculate the width of input address of the lookup table to get the data length range satisfying lookup table. The phase accumulator is combined to output the digital sawtooth wave to get some phases of digital sawtooth as the input addresses of ROM， and then the table lookup and calculation are carried out for the input addresses to accomplish the design of the high?performance direct digital low?frequency synthesizer. The experimental results show that the method can improve the frequency resolution of the direct digital frequency low?frequency synthesizer effectively， and has strong ability to resist phase noise.
Keywords： frequency conversion； low?frequency synthesizer； sawtooth wave； lookup table
0 引 言
近年来，随着我国超高数字电路技术的飞速发展，频率合成技术被广泛地应用在航空、仪器仪表以及信息交换等各个领域。频率合成就是将具有参考频率源的综合指标设定为低相位、高精度以及高稳定度的频率，经过混频、倍频以及分频等电路信号的处理。频率合成器不仅可以作为发射机的激励信号源以及接收机的本地振荡器，还可以作为电子对抗设备的干扰信号发生器以及测试设备的标准信号源[1?2]。因此，设计具有高性能的直接数字式低频率合成器不仅可以得到任意想要的高分辨率信号，还可以保证输出频率具有较小的相位噪声以及较高的稳定度。但是现阶段的直接数字式低频率合成器不能在变频时通过控制频率、控制字来控制瞬间改变的输出信号的频率值，导致频率在转换过程中信号输出延时过长，且输出信号频率的分辨率较低的问题，致使直接数字式低频率合成器在频率切换的速度和相噪的抵抗等方面存在很多的不足之处[3?4]。在这种情况下，如何准确、有效地对输出频率进行程控，提高输出信号频谱的纯度，成为该领域亟需解决的重要技术难题，受到了有关专家学者的高度关注[5?6]。
文献[7]提出一种基于低相位噪声的高性能直接数字式低频率合成器设计方法。该方法使用Verilog语言编程实现直接数字式低频率合成器中的可逆计数器，通过利用可逆计数器形成一个完整的三角波，同时对同一时刻的正弦波、三角波的正弦函数值与三角函数值进行比较，由此可以生成一路脉冲调制波，最后利用死区延时部分来防止同相桥臂功率器件的同时导通，进而形成最终的SPWM脉宽调制波。该方法计算过程较为简单，但存在对输出信号频率分辨率局限性较大的问题。文献[8]提出一种基于外差混频的高性能直接数字式低频率合成器设计方法。该方法先采用Quartus软件提供的模块进行直接数字式低频率合成器的编程，结合VHDL语言对相位累加器和波形存储表等功能进行设计，最后通过硬件设计，实现了直接数字式低频率合成器的设计。该方法可以有效缩短频率转换时间，但存在相位噪声较大的问题。文献[9]提出一种基于锁相环的高性能直接数字式低频率合成器设计方法。该方法结合模块化设计思想对直接数字式低频率合成器进行理论分析，得出直接数字式低频率合成器系统的传输函数，通过对具体电路的参数进行计算，得到了锁相式直接数字式低频率合成器的总体电路。该方法可以有效提高频率分辨率，但存在计算过程消耗时间较长的问题。
针对上述问题，本文提出一种基于FPGA的高性能直接数字式低频率合成器设计方法。实验结果表明，所提方法能够有效提高直接数字式低频率合成器的频率分辨率，同时具有较强的抵抗相噪能力。
1 高性能直接数字式低频率合成器设计
1.1 低频率合成器查找表的宽度计算
在进行高性能直接数字式低频率合成器的设计过程中，对直接数字式低频率合成器原理进行分析，得到直接数字式低频率合成器的正弦波公式，在此基础上采用进位链与流水线技术相结合的方法计算出查找表地址输入的宽度，得到满足查找表内的数据长度范围，由此设计高性能直接数字式低频率合成器，具体过程如下。
由于直接数字式低频率合成器主要由相位累加器、波形存储器、参考时钟、查找表（ROM）和低通滤波器等功能模块组成，通过参考时钟的控制以及相位截断和幅度量化数据等模块处理，得到直接数字式低频率合成器的一个正弦波：
[Sn=cos2πf0nfs] （1）
式中：[f0]代表直接数字式低频率合成器输入中频信号的频率；[fs]代表直接数字式低频率合成器的采样频率。
直接数字式低频率合成器的具体原理为：相位累加器在每发生一个时钟脉冲时，将频率控制字以及累加寄存器的累加输出相位数据进行相加，然后在累加寄存器的输入端将相加的结果进行输入，还可以将累加值送入波形存储器作为取样地址值而输出相应的波形数据。在此基础上，通过D/A转换得到量化的阶梯形输出，最后利用低通滤波器进行高频分量的滤除和平滑处理得到需要的模拟波形。
假设[Bθn]代表直接数字式低频率合成器相位累加器的宽度，在此基础上，在输入的每个时钟脉冲相位上增加一个相位增量[Δθ，]利用式（2），式（3）分别计算出直接数字式低频率合成器的输出频率与频率分辨率：
[fout=fsΔθ2Bθn] （2）
[Δf=fs2Bθn] （3）
式中：[fout]代表直接数字式低频率合成器的输出频率；[Δf]代表直接数字式低频率合成器的频率分辨率。频率转换速度是直接数字式低频率合成器的重要指标之一，因此进位链与流水线技术相结合的设计方法不仅提高了芯片资源的利用率，还可以增加直接数字式低频率合成器系统的性能与速度。
假设[θn]代表时钟脉冲进入相位累加器后的累加相位，为了提高直接数字式低频率合成器的频率分辨率，降低直接数字式低频率合成器系统的复杂性，在直接数字式低频率合成器设计中加入一个量化器[Q，]将每个时钟脉冲相位累加后的相位[θn]量化并转换为地址[Θn，]查找表[T]的地址输入宽度为：
[BΘn≥log2SFDR6] （4）
式中：[BΘn]代表直接数字式低频率合成器中查找表地址的宽度；SFDR代表无杂散动态范围。
1.2 基于FPGA的低频率合成器优化设计
直接数字式低频率合成器主要包括相位累加器、波形存储器、数模转换器、低通滤波器以及参考时钟等五部分。在进行高性能直接数字式低频率合成器设计时，采用FPGA来控制输出波形的频率、相位以及波形的选择，通常波形数据的存放形式是将固定波形数据的正弦波、三角波以及锯齿波等数据存放在E2PROM里。为了使输出波形的频率具有较高的频率精度，在此基础上将相位的增量累加值作为地址码对波形存储器中存放的波形数据进行读取。最后利用相位累加器输出经过相位增量寄存器改变的增量值（即步长），上述过程不仅改变了波形存储器的地址，还对波形每周期的点数进行了改变，从而完成了改变输出波形频率的目的。高性能直接数字式低频率合成器的工作原理图如图1所示。
采用FPGA进行直接数字式低频率合成器设计时，可以有效提高直接数字式低频率合成器的性能，但是在利用FPGA设计具有高性能的直接数字式低频率合成器电路時存在两个关键部位，一个关键部位是相位累加器，电路中高效快速的累加器可以提高直接数字式低频率合成器的性能。采用FLEX器件的进位链及流水处理措施进行累加器设计可以得到快速高效的直接数字式低频率合成器的电路结构。
在利用FPGA进行直接数字式低频率合成器设计过程中，ROM是利用EAB来实现的，且随着地址位数或数据的增加，ROM表的尺寸以指数形式递增，因此在实际运用中，如何在满足信号性能的前提下降低资源的开销成为直接数字式低频率合成器设计过程中的一个重要问题。由此进一步将相位/幅度转换电路的ROM表减少至原来的[14]，在此基础上，采用一个正弦码表的前[14]周期进行变换，得到相位/幅度转换电路的正弦和余弦的整个周期码表，同时节省了[34]的资源。高性能直接数字式低频率合成器电路的结构设计如图2所示。
2 实验结果与分析
为了证明提出的基于FPGA的高性能直接数字式低频率合成器设计方法的有效性，需要进行一次实验。实验利用VerilogHDL硬件描述语言对直接数字式低频率合成器进行建模，对直接数字式低频率合成器的逻辑功能进行实验，验证高性能直接数字式低频率合成器的性能。
分别利用FPGA方法和锁相环方法进行高性能直接数字式低频率合成器设计实验。利用式（1）计算高性能直接数字式低频率合成器的正弦波频率，将两种不同方法进行高性能直接数字式低频率合成器的输出正弦频率波进行比较，其结果如图3所示。
图3 不同方法下输出的正弦频率波
通过对图3进行分析可知，利用FPGA方法进行高性能直接数字式低频率合成器设计的输出正弦频率波的准确性要高于锁相环方法，这主要是因为在利用FPGA方法进行高性能直接数字式低频率合成器设计的过程中，先对直接数字式低频率合成器原理进行分析，得到直接数字式低频率合成器的正弦波公式，在此基础上采用FLEX器件的进位链及流水处理措施进行累加器设计，得到快速高效的直接数字式低频率合成器的电路结构，使得利用FPGA方法进行高性能直接数字式低频率合成器设计的输出正弦频率精度较高。
将两种不同方法进行高性能直接数字式低频率合成器输出频率的预置频率和实测频率进行对比，其结果如表1所示。
通过对表1进行分析可知，利用FPGA方法进行高性能直接数字式低频率合成器设计的实测频率的准确率要优于锁相环方法，这主要是因为在利用FPGA方法进行高性能直接数字式低频率合成器设计过程中，采用进位链与流水线技术相结合的方法计算出查找表地址输入的宽度，利用ROM结构对所需波形的数据进行输出。使得利用FPGA方法进行高性能直接数字式低频率合成器设计的实测频率的准确率较高。
将两种不同方法进行高性能直接数字式低频率合成器设计的实验结果对比，采用相对频率均方根误差[P]（%）作为度量不同方法下高性能直接数字式低频率合成器的衡量标准，利用下式进行计算：
[P=limn→∞1ni=1nΔff0] （5）
式中[n]代表相位累积位数。
比较两種不同方法进行高性能直接数字式低频率合成器设计的相对频率均方根误差（%），其结果如图4所示。
通过对图4进行分析可知，利用FPGA方法进行高性能直接数字式低频率合成器设计的相对频率均方根误差要低于锁相环方法，这主要是因为，在利用FPGA方法进行高性能直接数字式低频率合成器设计的过程中，对其关键部位的相位/幅度转换电路采用ROM结构，并结合相位累加器对数字式锯齿波输出，为提高直接数字式低频率合成器的性能，采用信号周期内的正弦波形对称性和算术关系相结合的方法来减少ROM开销，使得利用FPGA方法进行高性能直接数字式低频率合成器设计的相对频率均方根误差较低。
3 结 语
针对采用当前方法进行高性能直接数字式低频率合成器设计时，难以计算出直接数字式低频率合成器查找表地址的宽度，存在频率分辨率较低、相位噪声较高的问题，提出一种基于FPGA的高性能直接数字式低频率合成器设计的方法。实验结果表明，所提方法能够有效提高直接数字式低频率合成器的频率分辨率，同时具有较强的抵抗相噪能力。
参考文献
[1] 杜丹.深空测控系统1 Hz低相噪频率合成技术[J].电讯技术，2015，55（11）：1249?1254.
[2] 简晨，王梓宇.一种级联锁相环频率合成器的设计与实现[J].微型机与应用，2015，34（7）：39?41.
[3] 张大鹤，李青平.一种超低相位噪声宽带频率合成器的设计[J].无线电工程，2016，46（2）：58?60.
[4] 曹辉，曲昱.一种高精度频率合成器的设计[J].无线通信技术，2015，24（4）：23?27.
[5] 卢向军，王晓晗，罗宏伟，等.直接数字式频率合成器辐射效应敏感性分析[J].电子产品可靠性与环境试验，2015，33（2）：48?51.
[6] 陶长亚.宽带高性能频率合成器设计[J].电子科技，2016，29（6）：65?68.
[7] 翟腾普，任丽香，刘泉华，等.宽带PCSF雷达信号频率合成器的设计与实现[J].现代雷达，2015，37（9）：67?70.
[8] 蒋涛，张建刚.高频谱纯度小步进频率合成器的设计与实现[J].压电与声光，2016，38（2）：189?191.
[9] 何继爱，陈兴.基于CDCE913锁相环频率合成器的设计[J].现代电子技术，2016，39（19）：89?91.
摘 要： 针对采用当前方法进行高性能直接数字式低频率合成器设计时，难以计算出直接数字式低频率合成器的查找表地址的宽度，存在输出频率分辨率较低、相位噪声较高的问题，提出一种基于FPGA的高性能直接数字式低频率合成器设计方法。该方法对直接数字式低频率合成器原理进行分析，得到直接数字式低频率合成器的正弦波公式，在此基础上采用进位链与流水线技术相结合的方法计算查找表地址输入的宽度，得到满足查找表内的数据长度范围，并结合相位累加器对数字式锯齿波进行输出，获取数字式锯齿波的若干相位作为ROM的地址输入，然后对输入地址进行查表以及运算处理，由此完成高性能直接数字式低频率合成器设计。实验结果表明所提方法能够有效提高直接数字式低频率合成器的频率分辨率，同时具有较强的抵抗相噪能力。
关键词： 频率转换； 低频率合成器； 锯齿波； 查找表
中图分类号： TN74?34 文献标识码： A 文章编号： 1004?373X（2017）19?0010?04
Design of high?performance direct digital low?frequency synthesizer
LI Jianwei
（Department of Electronic Information and Physics， Changzhi University， Changzhi 046000， China）
Abstract： The current method used to design the high?performance direct digital low?frequency synthesizer is difficult to calculate the address width of the lookup table of the direct digital low?frequency synthesizer， which has low resolution of output frequency and high phase noise. Therefore， a design method of high?performance direct digital low?frequency synthesizer based on FPGA is proposed. The principle of the direct digital low?frequency synthesizer is analyzed to obtain the sine wave formula of the synthesizer. On this basis， the method combining the carry chain with pipelining technology is used to calculate the width of input address of the lookup table to get the data length range satisfying lookup table. The phase accumulator is combined to output the digital sawtooth wave to get some phases of digital sawtooth as the input addresses of ROM， and then the table lookup and calculation are carried out for the input addresses to accomplish the design of the high?performance direct digital low?frequency synthesizer. The experimental results show that the method can improve the frequency resolution of the direct digital frequency low?frequency synthesizer effectively， and has strong ability to resist phase noise.
Keywords： frequency conversion； low?frequency synthesizer； sawtooth wave； lookup table
0 引 言
近年来，随着我国超高数字电路技术的飞速发展，频率合成技术被广泛地应用在航空、仪器仪表以及信息交换等各个领域。频率合成就是将具有参考频率源的综合指标设定为低相位、高精度以及高稳定度的频率，经过混频、倍频以及分频等电路信号的处理。频率合成器不仅可以作为发射机的激励信号源以及接收机的本地振荡器，还可以作为电子对抗设备的干扰信号发生器以及测试设备的标准信号源[1?2]。因此，设计具有高性能的直接数字式低频率合成器不仅可以得到任意想要的高分辨率信号，还可以保证输出频率具有较小的相位噪声以及较高的稳定度。但是现阶段的直接数字式低频率合成器不能在变频时通过控制频率、控制字来控制瞬间改变的输出信号的频率值，导致频率在转换过程中信号输出延时过长，且输出信号频率的分辨率较低的问题，致使直接数字式低频率合成器在频率切换的速度和相噪的抵抗等方面存在很多的不足之处[3?4]。在这种情况下，如何准确、有效地对输出频率进行程控，提高输出信号频谱的纯度，成为该领域亟需解决的重要技术难题，受到了有关专家学者的高度关注[5?6]。
文献[7]提出一种基于低相位噪声的高性能直接数字式低频率合成器设计方法。该方法使用Verilog语言编程实现直接数字式低频率合成器中的可逆计数器，通过利用可逆计数器形成一个完整的三角波，同时对同一时刻的正弦波、三角波的正弦函数值与三角函数值进行比较，由此可以生成一路脉冲调制波，最后利用死区延时部分来防止同相桥臂功率器件的同时导通，进而形成最终的SPWM脉宽调制波。该方法计算过程较为简单，但存在对输出信号频率分辨率局限性较大的问题。文献[8]提出一种基于外差混频的高性能直接数字式低频率合成器设计方法。该方法先采用Quartus软件提供的模块进行直接数字式低频率合成器的编程，结合VHDL语言对相位累加器和波形存储表等功能进行设计，最后通过硬件设计，实现了直接数字式低频率合成器的设计。该方法可以有效缩短频率转换时间，但存在相位噪声较大的问题。文献[9]提出一种基于锁相环的高性能直接数字式低频率合成器设计方法。该方法结合模块化设计思想对直接数字式低频率合成器进行理论分析，得出直接数字式低频率合成器系统的传输函数，通过对具体电路的参数进行计算，得到了锁相式直接数字式低频率合成器的总体电路。该方法可以有效提高频率分辨率，但存在计算过程消耗时间较长的问题。
针对上述问题，本文提出一种基于FPGA的高性能直接数字式低频率合成器设计方法。实验结果表明，所提方法能够有效提高直接数字式低频率合成器的频率分辨率，同时具有较强的抵抗相噪能力。
1 高性能直接数字式低频率合成器设计
1.1 低频率合成器查找表的宽度计算
在进行高性能直接数字式低频率合成器的设计过程中，对直接数字式低频率合成器原理进行分析，得到直接数字式低频率合成器的正弦波公式，在此基础上采用进位链与流水线技术相结合的方法计算出查找表地址输入的宽度，得到满足查找表内的数据长度范围，由此设计高性能直接数字式低频率合成器，具体过程如下。
由于直接数字式低频率合成器主要由相位累加器、波形存储器、参考时钟、查找表（ROM）和低通滤波器等功能模块组成，通过参考时钟的控制以及相位截断和幅度量化数据等模块处理，得到直接数字式低频率合成器的一个正弦波：
[Sn=cos2πf0nfs] （1）
式中：[f0]代表直接数字式低频率合成器输入中频信号的频率；[fs]代表直接数字式低频率合成器的采样频率。
直接数字式低频率合成器的具体原理为：相位累加器在每发生一个时钟脉冲时，将频率控制字以及累加寄存器的累加输出相位数据进行相加，然后在累加寄存器的输入端将相加的结果进行输入，还可以将累加值送入波形存储器作为取样地址值而输出相应的波形数据。在此基础上，通过D/A转换得到量化的阶梯形输出，最后利用低通滤波器进行高频分量的滤除和平滑处理得到需要的模拟波形。
假设[Bθn]代表直接数字式低频率合成器相位累加器的宽度，在此基础上，在输入的每个时钟脉冲相位上增加一个相位增量[Δθ，]利用式（2），式（3）分别计算出直接数字式低频率合成器的输出频率与频率分辨率：
[fout=fsΔθ2Bθn] （2）
[Δf=fs2Bθn] （3）
式中：[fout]代表直接数字式低频率合成器的输出频率；[Δf]代表直接数字式低频率合成器的频率分辨率。频率转换速度是直接数字式低频率合成器的重要指标之一，因此进位链与流水线技术相结合的设计方法不仅提高了芯片资源的利用率，还可以增加直接数字式低频率合成器系统的性能与速度。
假设[θn]代表时钟脉冲进入相位累加器后的累加相位，为了提高直接数字式低频率合成器的频率分辨率，降低直接数字式低频率合成器系统的复杂性，在直接数字式低频率合成器设计中加入一个量化器[Q，]将每个时钟脉冲相位累加后的相位[θn]量化并转换为地址[Θn，]查找表[T]的地址输入宽度为：
[BΘn≥log2SFDR6] （4）
式中：[BΘn]代表直接数字式低频率合成器中查找表地址的宽度；SFDR代表无杂散动态范围。
1.2 基于FPGA的低频率合成器优化设计
直接数字式低频率合成器主要包括相位累加器、波形存储器、数模转换器、低通滤波器以及参考时钟等五部分。在进行高性能直接数字式低频率合成器设计时，采用FPGA来控制输出波形的频率、相位以及波形的选择，通常波形数据的存放形式是将固定波形数据的正弦波、三角波以及锯齿波等数据存放在E2PROM里。为了使输出波形的频率具有较高的频率精度，在此基础上将相位的增量累加值作为地址码对波形存储器中存放的波形数据进行读取。最后利用相位累加器输出经过相位增量寄存器改变的增量值（即步长），上述过程不仅改变了波形存储器的地址，还对波形每周期的点数进行了改变，从而完成了改变输出波形频率的目的。高性能直接数字式低频率合成器的工作原理图如图1所示。
采用FPGA进行直接数字式低频率合成器设计时，可以有效提高直接数字式低频率合成器的性能，但是在利用FPGA设计具有高性能的直接数字式低频率合成器电路時存在两个关键部位，一个关键部位是相位累加器，电路中高效快速的累加器可以提高直接数字式低频率合成器的性能。采用FLEX器件的进位链及流水处理措施进行累加器设计可以得到快速高效的直接数字式低频率合成器的电路结构。
在利用FPGA进行直接数字式低频率合成器设计过程中，ROM是利用EAB来实现的，且随着地址位数或数据的增加，ROM表的尺寸以指数形式递增，因此在实际运用中，如何在满足信号性能的前提下降低资源的开销成为直接数字式低频率合成器设计过程中的一个重要问题。由此进一步将相位/幅度转换电路的ROM表减少至原来的[14]，在此基础上，采用一个正弦码表的前[14]周期进行变换，得到相位/幅度转换电路的正弦和余弦的整个周期码表，同时节省了[34]的资源。高性能直接数字式低频率合成器电路的结构设计如图2所示。
2 实验结果与分析
为了证明提出的基于FPGA的高性能直接数字式低频率合成器设计方法的有效性，需要进行一次实验。实验利用VerilogHDL硬件描述语言对直接数字式低频率合成器进行建模，对直接数字式低频率合成器的逻辑功能进行实验，验证高性能直接数字式低频率合成器的性能。
分别利用FPGA方法和锁相环方法进行高性能直接数字式低频率合成器设计实验。利用式（1）计算高性能直接数字式低频率合成器的正弦波频率，将两种不同方法进行高性能直接数字式低频率合成器的输出正弦频率波进行比较，其结果如图3所示。
图3 不同方法下输出的正弦频率波
通过对图3进行分析可知，利用FPGA方法进行高性能直接数字式低频率合成器设计的输出正弦频率波的准确性要高于锁相环方法，这主要是因为在利用FPGA方法进行高性能直接数字式低频率合成器设计的过程中，先对直接数字式低频率合成器原理进行分析，得到直接数字式低频率合成器的正弦波公式，在此基础上采用FLEX器件的进位链及流水处理措施进行累加器设计，得到快速高效的直接数字式低频率合成器的电路结构，使得利用FPGA方法进行高性能直接数字式低频率合成器设计的输出正弦频率精度较高。
将两种不同方法进行高性能直接数字式低频率合成器输出频率的预置频率和实测频率进行对比，其结果如表1所示。
通过对表1进行分析可知，利用FPGA方法进行高性能直接数字式低频率合成器设计的实测频率的准确率要优于锁相环方法，这主要是因为在利用FPGA方法进行高性能直接数字式低频率合成器设计过程中，采用进位链与流水线技术相结合的方法计算出查找表地址输入的宽度，利用ROM结构对所需波形的数据进行输出。使得利用FPGA方法进行高性能直接数字式低频率合成器设计的实测频率的准确率较高。
将两种不同方法进行高性能直接数字式低频率合成器设计的实验结果对比，采用相对频率均方根误差[P]（%）作为度量不同方法下高性能直接数字式低频率合成器的衡量标准，利用下式进行计算：
[P=limn→∞1ni=1nΔff0] （5）
式中[n]代表相位累积位数。
比较两種不同方法进行高性能直接数字式低频率合成器设计的相对频率均方根误差（%），其结果如图4所示。
通过对图4进行分析可知，利用FPGA方法进行高性能直接数字式低频率合成器设计的相对频率均方根误差要低于锁相环方法，这主要是因为，在利用FPGA方法进行高性能直接数字式低频率合成器设计的过程中，对其关键部位的相位/幅度转换电路采用ROM结构，并结合相位累加器对数字式锯齿波输出，为提高直接数字式低频率合成器的性能，采用信号周期内的正弦波形对称性和算术关系相结合的方法来减少ROM开销，使得利用FPGA方法进行高性能直接数字式低频率合成器设计的相对频率均方根误差较低。
3 结 语
针对采用当前方法进行高性能直接数字式低频率合成器设计时，难以计算出直接数字式低频率合成器查找表地址的宽度，存在频率分辨率较低、相位噪声较高的问题，提出一种基于FPGA的高性能直接数字式低频率合成器设计的方法。实验结果表明，所提方法能够有效提高直接数字式低频率合成器的频率分辨率，同时具有较强的抵抗相噪能力。
参考文献
[1] 杜丹.深空测控系统1 Hz低相噪频率合成技术[J].电讯技术，2015，55（11）：1249?1254.
[2] 简晨，王梓宇.一种级联锁相环频率合成器的设计与实现[J].微型机与应用，2015，34（7）：39?41.
[3] 张大鹤，李青平.一种超低相位噪声宽带频率合成器的设计[J].无线电工程，2016，46（2）：58?60.
[4] 曹辉，曲昱.一种高精度频率合成器的设计[J].无线通信技术，2015，24（4）：23?27.
[5] 卢向军，王晓晗，罗宏伟，等.直接数字式频率合成器辐射效应敏感性分析[J].电子产品可靠性与环境试验，2015，33（2）：48?51.
[6] 陶长亚.宽带高性能频率合成器设计[J].电子科技，2016，29（6）：65?68.
[7] 翟腾普，任丽香，刘泉华，等.宽带PCSF雷达信号频率合成器的设计与实现[J].现代雷达，2015，37（9）：67?70.
[8] 蒋涛，张建刚.高频谱纯度小步进频率合成器的设计与实现[J].压电与声光，2016，38（2）：189?191.
[9] 何继爱，陈兴.基于CDCE913锁相环频率合成器的设计[J].现代电子技术，2016，39（19）：89?91.
