功率MOS单粒子加固设计
刘文辉
【摘要】高能粒子进入功率MOS器件后，会引起SEE（Single Event Effect）。本文对功率MOS器件的SEE效应的机理进行了分析，研究了SEE失效敏感性与器件结构的关系；最后采用LET=99 MeV/（mg/cm2）的Bi+进行了试验，试验结果表明这种加固技术可以有效提高器件的抗单粒子能力。
【关键词】功率MOS器件；单粒子
一、引言
航天器使用的功率MOS器件与地面使用的功率MOS器件比较起来，需要承受空间的辐射环境的影响。空间辐射环境中存在的高能射线粒子，其中高能质子和重粒子易发生单粒子效应，导致器件失效，对功率器件的损伤最大。对于功率MOS器件单粒子效应（SingleEventEffect，简称SEE）是指高能质子或重粒子射入器件，沿入射径迹产生大量电荷所引发的效应；最主要的两种单粒子效应（SEE）主要分为单粒子烧毁（SingleEventBurnout，简称SEB）、单粒子栅穿（SingleEventGateRupture，简称SEGR）。
（一）单粒子烧毁（SingleEventBurnout，简称SEB）
单粒子烧毁是场效应管漏极--源极局部烧毁，属于破坏性效应。入射粒子产生的瞬态电流导致敏感的寄生双极结晶体管导通，双极结晶体管的再生反馈机制造成收集结电流不断增大，直至产生二次击穿，造成漏极-源极永久短路，直至电路烧毁，单粒子烧毁主要影响CMOS、powerBJTs、MOSFET等器件。
（二）单粒子栅穿（Singleeventgaterupture，简称SEGR）
单粒子栅穿，是指在功率MOSFET器件中，单粒子穿过栅介质层后导致在栅介质中形成导电路径的破坏性的烧毁。
对于功率MOS器件，主要失效模式为单粒子烧毁（SingleEventBurnout，缩写SEB）和单粒子栅穿（SingleEventGaterupture，缩写SEGR），这两种机制可造成功率转换器或电源电压的剧烈波动，导致航天器的电子系统发生灾难性事故，严重威胁着航天电子系统的生存，单粒子效应是继等离子体充电效应之后又一威胁航天器安全的主要空间环境效应。
二、基本理论
本课题将基于现有的辐照理论，着重从防止单粒子烧毁和单粒子栅穿两方面对功率MOS器件进行机理分析。
（一）单粒子烧毁的机理
高能粒子从源区入射到器件内部，沿粒子路径电离出大量的等离子体，在漏源电场的作用下发生漂移扩散运动。电子向衬底漏极漂移，空穴向源区漂移并且向N+区横向扩散，的横向扩散导致在阱区分布电阻上产生压降，当电阻上的压降增加到一定值时，使寄生晶体管导通，即漏极和源极短路，短路电流导致器件烧毁。重粒子LET值的不同导致SEB敏感性的不同。LET值越大，单位长度上电离产生的电子-空穴对越多，载流子在空间电荷区的碰撞电离越强，寄生晶体管更易开启，器件的SEB敏感性更高。
（二）单粒子栅穿的机理
MOS器件SEGR效应的本质原因有两个：一是沿高能粒子入射形成的等离子体丝流对栅绝缘介质造成局部损伤；二是栅漏重叠区Si/SiO2界面空穴积累。
当重粒子从栅介质位置入射时，考虑到栅极加偏置电压，同时漏极加载负电压，重粒子在Si材料中产生的电子空穴对将在外加电场的作用下向不同的电极漂移。其中，空穴将迅速向漏极漂移并被收集，而电子将向着栅极漂移，并且逐渐在Si/SiO2界面处累积，造成界面处的电势增加。与此同时，栅介质层两侧的电势差将随之增加，当场强数值高于引发栅介质层发生击穿效应的临界场强时，标志着SEGR效应的发生。
增加栅氧化层的厚度可以有效的改善器件的SEGR效应，但是栅氧化层厚度的增加不利于器件的抗总剂量性能。综合考虑后，采用复合栅介质层（SiO2+Si3N4）结构，可以降低器件的SEGR效应。
三、加固技术
（一）单粒子烧毁（SEB）的主要加固措施如下：
降低寄生三极管的基区电阻可以降低SEB的敏感性。基区电阻上的压降达到B-E结正向导通电压后寄生晶体管导通；减小沟道长度、提高沟道浓度可以减小基区电阻，使基区电阻上的压降达不到B-E结正偏电压，从而降低了器件的SEB敏感性；但是受制于器件的击穿电压，沟道长度不能过短，同时受制于阈值电压沟道的浓度亦不能太高，需要折中优化设计。
减小寄生三极管的发射效率可以降低SEB敏感性。当寄生三极管发射极的掺杂浓度降低时，从发射极扩散至基区的电子减少，集电极收集电流减小，器件的SEB敏感性降低。减小源区P+的掺杂浓度，可以减小寄生三极管的发射效率。
漏极偏压的减小可以降低SEB敏感性。随着漏极偏压的减小，反偏的基极-集电极的空间电荷区宽度减小（电场强度减小），重粒子入射产生的电子-空穴对在空间电荷区的碰撞电离减少，在基区的复合增加，SEB敏感性降低。这要求器件在使用过程中，针对实际的电路电压，对器件击穿电压要降额使用，而且降额系数越大，器件的SEB敏感性越低。
（二）单粒子栅穿（SEGR）的加固设计
当高能粒子从器件的栅区入射到器件中时，粒子入射后沿着轨迹在栅介质层和半导体材料中产生大量的电子空穴对，SEGR的产生与两个过程有关：外延层响应和栅介质响应，其中外延层响应占主要部分。
外延层响应是指重粒子入射后再外延层中电离产生电子空穴对，在外加电场作用下，电子被漏极收集、空穴向Si/SiO2界面漂移，同时两者也会沿着粒子径迹向外扩散。与电子在纵向电场作用下的漂移相比，空穴扩散和漂移的过程缓慢得多，聚集在Si/SiO2界面的电荷在栅极感应出相反电荷，电荷和感应电荷构成的电场无疑增加了栅氧电场。若栅氧电场的上升能够达到介质击穿电压，则会引发SEGR效应。图2给出了功率MOS器件SEGR效应发生的位置和沿入射粒子路径载流子分布。
栅介质响应是指粒子在穿越栅介质层过程中电离产生了高导电率的等离子轨迹，在栅极和衬底之间构成了低阻通道。如果栅极电容中存储了足够的能量，那么等离子轨迹会成为电容的放电通道。放电会引起绝缘层过热，能量足够大时会引起绝缘层退化甚至融化。
为了进一步改善器件的抗单粒子栅穿的特性，降低辐照后栅源漏电，栅介质由40nmSiO2+40nmSi3N4改为20nmSiO2+80nmSi3N4，栅介质层厚度由原来的80nm增加到100nm，在同样栅极电压下，减小了栅源漏电。
四、实验结果与讨论
采用LET=99MeV/（mg/cm2）的Bi+粒子进行了试验，采用上述加固措施的器件，在80%BVDSS的漏极偏置条件下，漏源漏电仅增加了12uA，但满足使用要求；但未进行加固的器件，80%BVDSS的漏极偏置条件下，漏源漏电达到毫安级。
五、结论
本文提出的单粒子烧毁和单粒子栅穿的加固工艺，显著改善了器件的单粒子效应，可以推广到各型号的VDMOS的设计中。
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